#!/bin/sh -e

# default compile command is modelsim unless you set BRC_VHDL_COMPILE
COMPILE_VLOG=${BRC_VERILOG_COMPILE='vlog -sv -work work'}
SCRIPT_DIR=`dirname $0`

# Compile Verilog.

cd $SCRIPT_DIR

$COMPILE_VLOG ldpcEncPkg.sv ldpcEncSpRam.sv ldpcEncSpWeRam.sv ldpcEncPe.sv ldpcEncOp.sv ldpcEncMem.sv ldpcEncIp.sv ldpcEncCtrl.sv ldpcEncCellMem.sv ldpcEncRegs.sv ldpcEncEncRam.sv ldpcEncCore.sv ldpcEncClkGate.sv ldpcEncCellRom.sv ldpcEncCellRam.sv ldpcEnc.sv

echo ""
echo "** ldpcEnc RTL compile completed without errors"
echo ""
